本发明公开数字通讯领域一种可减小FEC纠错编码芯片设计面积的误码图案生成电路及使用该电路的译码电路，根据输入的误码位置图案(error_add)计算并生成误码图案(error_ptn)，它包括错误值计算模块(55)、切换开关(501)、存储与输出电路；存储与输出电路包括上下两支对称电路及开关(52)，对称电路分别包括存储器组(54)；误码位置图案(error_add)直接顺序输入错误值计算模块(55)计算，所计算输出的值通过切换开关(501)被顺序写入存储器组(54)，存储器组(54)中的数据通过开关(52)顺序输出构成误码图案(error_ptn)。