本发明是关于时序路径上保持时间的调节装置与方法，该时序路径是片上系统中不同芯片间的同一时序路径。本发明保持时间的调整装置包含设置于这些芯片中一者上的保持时间延时装置，该保持时间延时装置选择给时序路径中的数据路径上加上不同的延时；及设置于这些芯片中其它者上的保持时间校验装置，该保持时间校验装置使用乱序逻辑校验时序路径的保持时间是否满足正确时序需要。保持时间延时装置基于保持时间校验装置的校验结果调整延时直至满足正确时序需要。本发明具有高性价比和数据传输稳定等优点。