本发明提供了一种功率半导体芯片栅极区，所述栅极区包括位于芯片元胞区内的主栅极区、包围所述主栅极区的第一栅极条，位于所述主栅极区和所述第一栅极条之间的栅电阻区，其中，所述栅电阻内设置有至少两个并联的子电阻，所述子电阻的一端与所述主栅极区连接，所述子电阻的另一端与所述第一栅极条连接。该栅极区结构避免了因一个栅电阻损坏，整个芯片不能正常工作或者损坏的风险。而且采用多个电阻并联的结构可以极大地降低由于栅电阻的误差所带来的电阻阻值巨大变化，保证了芯片间的开关速度的均匀性及芯片间的均流特性。