本发明公开了一种基于FPGA的SDLC协议总线通讯测试装置，其特点是该测试装置由FPGA测试模块、差分驱动器、差分接收器、连接器、计算机、晶体振荡器和存储器组成，计算机将测试数据输入FPGA测试模块后组成SDLC序列输入差分驱动器，差分驱动器转化为差分信号后输入连接器，连接器将自检和被测产品的测试信号输入差分接收器，差分接收器转化为逻辑信号后输入FPGA测试模块进行SDLC协议解码，由计算机计算被测产品的误码率和延迟时间。本发明与现有技术相比具有测试效率高，操作方便，便于系统集成化，并可根据要求自行更改设计内容，满足专用场合的测试。